삼성 vs SK하이닉스 — 7세대(1d) D램 한계 돌파, 각기 다른 해법 공개

💻 삼성 vs SK하이닉스 — 7세대(1d) D램 한계 돌파, 각기 다른 해법 공개 https://www.etnews.com/20260506000272?SNS=00001 📌 핵심 내용 10nm 이하 초미세공정(7세대·1d)에서 기존 평면 스케일링의 물리적 한계 도달 삼성전자는 '수직 적층', SK하이닉스는 '평면 극한' — 차세대 D램 아키텍처 방향 완전 분기 양사 모두 올해 VLSI 심포지엄에서 연구 성과 공개 예정 📌 삼성전자 — 16단 VS-DRAM (수직 적층) 16단 수직 적층 D램(16-tier VS-DRAM) 공정 연구 중 로직 반도체 3nm 이하에 먼저 적용된 GAA(Gate-All-Around) 기술을 D램에 도입 검토 누운 커패시터를 층층이 쌓는 방식 + POC(Peri-on-Cell) 구조 채택 회로(Peri)를 아래 깔고 셀(Cell)을 위에 올리는 구조 — 낸드플래시 COP 방식을 D램에 전이 📌 SK하이닉스 — 4F2 수직 게이트 D램 (평면 극한) 셀 면적을 기존 6F2 대비 30% 이상 축소하는 4F2 구조 연구 커플링 노이즈 억제 → 비트라인 실딩(BLS) 기술 적용 트랜지스터 문턱전압 제어력 강화 → 공유 백게이트(Shared BG) 핵심 기술 추가 다이 시닝(Die Thinning) 병행 검토 → 추후 웨이퍼-웨이퍼 하이브리드 본딩 도입의 징검다리 📌 기술 난제 D램은 1트랜지스터·1커패시터(1T1C) 구조 — 로직 반도체 대비 GAA 도입 난이도 현저히 높음 좁은 셀 안에 거대 커패시터 + GAA 트랜지스터 동시 집적이라는 물리적 난제 해결이 관건 커패시터 종횡비 증가 → 쓰러짐 방지 구조 혁신 필수 📌 투자 포인트 "1c까지가 기존 구조의 완성형 — 1d부터는 단순 선폭 축소 이상의 구조적 혁신이 필요한 단계" 먼저 VLSI에서 표준으로 인정받는 쪽이 차세대 D램 주도권 선점 삼성 VS-DRAM 성공 시 → NAND 수직 적층 노하우가 DRAM으로 이전되는 구조적 우위 SK 4F2 성공 시 → 단기 집적도·원가경쟁력 동시 확보로 HBM 원가 절감 직결 양사의 기술 경쟁이 D램 업계 차세대 공정 표준을 결정 — HBM5·HBM6 베이스 다이 설계에 직접 영향 💻반도체 소부장💻[그로쓰리서치] https://t.me/growth_semi