프론트엔드 3D 통합이 2D 미세화를 보완한다 — NAND·DRAM·로직 전 품목 리소그래피 기회 확대

💻프론트엔드 3D 통합이 2D 미세화를 보완한다 — NAND·DRAM·로직 전 품목 리소그래피 기회 확대 📌메모리별 3D 통합 로드맵 📍NAND 현재 HVM: Array+CMOS 스택, W-W 하이브리드 본딩, 오버레이 50nm→25nm, KrF 리소 2030년 이후: Array+Array+CMOS 스택, W-W/D-W 하이브리드, KrF 유지 📍D램 — 4F2 2D Array 2027년 이후: Array+CMOS, W-W 하이브리드, 오버레이 6nm→3nm, ArFi 2032년 이후: Array+Array+CMOS, W-W/D-W 하이브리드, ArFi 유지 📍D램 — 3D Array 2032년 이후: Array+CMOS, W-W 하이브리드, 오버레이 >4.5nm, ArFi 📍로직 — BSPN (Backside Power Network) 2026년: Logic+Bare-Si 스택, W-W Fusion 본딩, 오버레이 2.5nm→1.6nm, NXE/EXE 📍로직 — CFET 2032년 이후: Logic+Logic 스택, W-W/D-W Fusion, 오버레이 5nm→2nm, NXE/EXE 📌EXE(하이NA EUV) 핵심 트레이드오프 NA 0.55 달성을 위해 비구면(anamorphic) 광학계 채택 노광 필드 면적: 표준 EUV ~858mm2 → EXE ~429mm2 (약 절반) 모바일 SoC급 소형 다이: 영향 제한적 대형 다이 고객사(애플·엔비디아·AMD·구글 등 GPU·AI 가속기·HPC): 심각한 생산성 저하 문제 → 동일 웨이퍼당 샷 수 증가 → 처리량 감소 → 단위 원가 상승 압력 📌시사점 3D 프론트엔드 통합은 2D 미세화 한계를 보완하는 병렬 전략으로 자리매김 CFET·BSPN 등 로직 3D화는 NXE/EXE 도입과 직결 → ASML 장비 수요 구조적 확대 하이NA EUV의 필드 축소 문제는 대형 다이 설계 방식 자체를 바꿀 수 있는 변수 칩렛·타일 분할 설계 전략 가속화 유인으로 작용 → 어드밴스드 패키징 수요와 연동 💻반도체 소부장💻[그로쓰리서치] https://t.me/growth_semi